FPGA+PCIe 实现 ADC 采集到波形显示这套方案，核心就是依靠 FPGA 做前端高速 ADC 数据接收、缓存与预处理，再通过 PCIe 高速总线把采样数据稳定上传到电脑端，最后在上位机完成数据解析、绘制波形。之所以优先选这个架构，是因为 ADC 采样速率高、瞬时数据流大，普通单片机带宽不够、实时性差，FPGA 天生适合并行抓取高速采样点，PCIe 通道可以提供足够高的传输带宽，解决大批量采样数据往主机搬运的瓶颈；整套流程一般分为 ADC 驱动采样、FPGA 内部 FIFO 缓存跨时钟域处理、PCIe IP 核数据打包上传、上位机接收解析、波形渲染显示这几个环节，链路里跨时钟域、丢数、时序违例是最常见的坑，做好时序约束、流量控制、握手交互，才能实现连续、无失真的波形实时显示。
一、整体链路分层说明
| 分层 | 主要工作内容 | 核心风险点 |
|---|---|---|
| ADC 采集层 | FPGA 输出采样时钟，读取 ADC 输出的并行 / 串行采样数据，做简单符号对齐、位序调整 | 采样时钟不稳定、建立保持时间违例、数据错位 |
| FPGA 缓存与预处理层 | 用 FIFO/BRAM 做跨时钟域隔离，对采样数据打包、加帧头帧尾、截取有效窗口 | FIFO 满溢、读写时钟不同步、数据断帧 |
| PCIe 传输层 | 调用 FPGA PCIe IP 核，把打包好的采样数据通过 TLP 包发送给 PC，和上位机做 DMA 握手 | TLP 包乱序、DMA 链路阻塞、带宽不足丢包 |
| 上位机波形显示层 | 接收 PCIe 传来的数据流，解包还原采样点，做缩放、触发、滤波，绘制波形界面 | 接收缓存溢出、绘制刷新卡顿、触发逻辑失效 |
二、关键环节操作清单
2.1 ADC 采集环节
- 确认 ADC 接口类型：LVDS 串行或者并行 CMOS，匹配 FPGA IO 电平标准
- 规划采样时钟，由 FPGA PLL 生成或者外部晶振供给 ADC
- 编写采集逻辑，同步抓取采样数据，增加简单的校验标记
- 做时序约束，对 ADC 输入接口设置 set_input_delay，保证采样可靠
2.2 FPGA 内部数据缓存
- 采用异步 FIFO 隔离 ADC 采样时钟域和 PCIe 用户时钟域
- 增加水位信号，FIFO 快满时通知 PCIe 加快上传，防止溢出
- 按固定长度组帧，增加帧头、计数编号，方便上位机识别丢帧
- 可选预处理：均值抽取、阈值触发、降采样，减少 PCIe 传输压力
2.3 PCIe 数据上传
- 选用 FPGA 厂商自带 PCIe IP，配置通道数、速率（Gen2/Gen3）
- 使用 DMA 方式传输，避免寄存器单字节读写带来带宽瓶颈
- 设计握手信号：上位机准备好→FPGA 开始批量发送
- 增加状态寄存器，上报采样状态、FIFO 水位、错误标记
2.4 上位机波形显示
- 驱动层调用 PCIe 设备，开辟大的环形接收缓冲区
- 解析帧结构，根据采样率还原时间轴，电压换算
- 实现示波器基础功能：水平缩放、垂直档位、边沿触发
- 绘图线程和数据接收线程分离，防止刷新阻塞采集
三、方案选型对比清单
- 低速采样（几十 MSPS 以内、简单波形）：可以考虑 USB 方案，开发简单，带宽上限低
- 高速连续采集（百 MSPS 以上、长时间波形记录）：优先 FPGA+PCIe，带宽高、延迟低
- 需要触发、长波形缓存、实时观测：FPGA+PCIe 架构优势明显
- 预算紧张、不需要连续高速流：ADC + 单片机 + USB 足够使用
四、常见问题排查方向
- 波形杂乱跳变：优先查 ADC 输入时序、IO 约束、采样时钟抖动
- 波形间断、丢点：检查 FIFO 水位控制、PCIe DMA 带宽、上位机接收缓存
- 传输速度达不到预期：核对 PCIe 链路协商速率、是否降速到 Gen1、通道协商为 x1
- 上位机收不到数据：检查 IP 核配置、BAR 空间映射、驱动枚举、TLP 包收发逻辑
【常见问题】
问题 1：FPGA+PCIe 实战方案里，从 ADC 采集到波形显示，PCIe 在链路里起到什么作用？
回答 1：FPGA+PCIe 实战链路中，PCIe 负责把 FPGA 采集、缓存后的 ADC 采样数据高速搬运到 PC 上位机，是 FPGA 和电脑之间的高速传输通道，是实现 ADC 采集数据上传、最终完成波形显示的关键传输载体。
问题 2：做 FPGA+PCIe 从 ADC 采集到波形显示项目，为什么一定要用 FIFO 做缓存？
回答 2：因为 ADC 采集时钟域和 PCIe 用户时钟域频率不一样，属于跨时钟域场景，FIFO 用来隔离两个时钟域，缓冲 ADC 采样数据流，避免高速 ADC 采集的数据来不及通过 PCIe 上传而丢失，保障波形显示连续完整。
问题 3：FPGA+PCIe 实现 ADC 采集到波形显示，上位机波形刷新卡顿怎么优化？
回答 3：可以扩大上位机环形接收缓冲区、把数据接收和波形绘制拆成独立线程、在 FPGA 端做降采样预处理、优化 PCIe DMA 批量传输长度，减少小包传输开销，改善 FPGA+PCIe 链路下波形显示卡顿问题。
【数据来源】
[2026-10-21]（FPGA PCIe DMA 高速 ADC 采集波形显示工程实战）黑金云课堂
[2026-07-15]（PCIe IP 核搭配高速 ADC 采集时序设计指南）FPGA 开发者社区
[2026-04-08]（基于 FPGA+PCIe 的高速示波器上位机波形渲染方案）电子工程专辑
【免责声明】
本文内容仅为 FPGA+PCIe 从 ADC 采集到波形显示方向的技术学习解析参考，属于黑金云课堂配套技术科普内容，不替代硬件原理图设计、FPGA 时序工程、驱动开发、上位机代码的落地方案。不同 FPGA 器件、ADC 芯片、PCIe IP 版本存在差异，项目开发需要结合芯片手册、时序仿真、板上实测验证。