这次的题目是技术科普，我先把 PI 的定义、目标阻抗和 PDN 这几块权威资料查清楚。
资料已经齐全：目标阻抗公式、频段分工、去耦电容的反谐振，以及厂商应用笔记里的实操阈值，我都对照过了。下面是第一部分的成稿。
电源完整性（PI，Power Integrity）说的不是 “电源功率够不够大”，而是 “从稳压器到芯片电源引脚这条路上，阻抗在芯片关心的整个频段里是不是都足够低”。它的核心公式只有一行：电压波动 ΔV = 瞬态电流 I × PDN 阻抗 Z。所以工程师真正要设计的是一个阻抗曲线，一颗电容解决不了这个问题。最直观的例子：1.0V 核心电压、允许 5% 纹波（50mV）、瞬态电流 5A，目标阻抗就是 10mΩ；Keysight 应用笔记里那颗 FPGA 是 60mV 纹波、5A 阶跃，算出 12mΩ。Keysight到了高端 FPGA 和服务器 CPU，这个数字会掉到 1mΩ 甚至 0.4mΩ 以下 —— 比一段普通铜走线的电阻还小，这才是 PI 真正难的地方。
一、PI 管的是三个物理事实
先接受三件事，后面的所有方法都是从它们推出来的。
| 事实 | 具体含义 | 工程后果 |
|---|---|---|
| 电流是瞬态的 | 芯片从 idle 到满载可能在纳秒级完成，di/dt 极大 | 稳压器来不及响应，只能靠板上的电容先顶住 |
| 电压跌落由阻抗决定 | ΔV (f) = I (f) × Z (f)，频域里成立 | 谈 “纹波” 必须同时谈 “在哪个频率、阻抗多大” |
| 阻抗是一条曲线 | 从 DC 一直延伸到 GHz，不同元件管不同段 | 没有单一元件能覆盖全频段，必须分工 |
那条常被引用的因果链是这样的：PDN 阻抗不够低 → 电压塌陷 → 逻辑误判、时序违例、EMI 变差。
二、为什么 “电源功率够大” 不等于 “供电够稳”
这是初学者最容易混的一层。功率是能量问题，PI 是阻抗问题，两者看的频段完全不同。
| 元件 | 主导频段 | 它擅长什么 | 它管不了什么 |
|---|---|---|---|
| VRM（稳压模块） | DC — 10kHz 量级 | 稳定输出直流、慢速调节 | 环路带宽有限，纳秒级阶跃反应不过来 |
| 大容量储能电容 | 10kHz — 10MHz | 毫秒 / 微秒级瞬时电流 | 封装大、ESL 大，高频段阻抗反而上升 |
| MLCC 去耦电容 | 10MHz — 数百 MHz | 纳秒级局部电荷储备 | 受 ESL 限制，超过自谐振频率就 “变成电感” |
| 电源 / 地平面 | 高频段 | 低阻抗电流路径、平面间分布式电容 | 有平面谐振，边缘和狭缝处阻抗高 |
| 封装 + 片上电容 | 数百 MHz 以上 | 最后一公里供电 | 板级工程师基本无法改动 |
频率上限有个实用算法：f_knee ≈ 0.35 / Tr。电流阶跃上升时间 1ns，拐点约 350MHz，再往上主要靠封装和片上电容兜底，板级 PDN 的影响迅速减弱。Shenzhen Informic Electronic Limited
三、目标阻抗：PI 唯一的核心指标
算法简单到只有一步除法，但它是整个 PDN 设计的验收线：
Z_target = 允许的电压波动 / 最大瞬态电流
不同芯片算出来的数字差别极大，这也解释了为什么有人觉得 PI “随便搞搞就行”，有人却被 0.4mΩ 逼到改叠层。
| 器件类型 | 电压 | 允许波动 | 瞬态电流 | 目标阻抗 |
|---|---|---|---|---|
| 普通 MCU | 3.3V | ±5% | 0.5A | 330mΩ |
| ARM 处理器 | 1.8V | ±5% | 2A | 45mΩ |
| 中高端 FPGA | 1.0V | ±3% | 10A | 3mΩ |
| 高性能 CPU | 0.8V | ±2.5% | 50A | 0.4mΩ |
| DDR5 内存 | 1.1V | ±3% | 20A | 1.65mΩ |
BarronMLCC两个细节必须同时记住：一是电流取 “最恶劣工况的最大阶跃”，不是平均电流；二是目标阻抗不是全频段一个常数，频率越高通常允许的阻抗越低，很多设计会按 1/f 趋势收紧。
四、PDN 是一条链，不是一颗电容
把 PDN 想成一条从墙上的电源一直通到硅片内部的接力赛道，每一棒只管一段频率：
| 环节 | 位置 | 管的频段 | 关键参数 |
|---|---|---|---|
| 输入电源 / 适配器 | 板外 | 低频 | 输出能力、线缆阻抗 |
| VRM | 板级 | DC — 10kHz | 环路带宽、输出阻抗、负载调整率 |
| Bulk 电容 | VRM 附近 | 10kHz — 10MHz | 容值、ESR、纹波电流承受能力 |
| 电源 / 地平面 | 板内 | 中高频 | 平面间距、铜厚、平面完整性 |
| 去耦电容阵列 | 芯片周围 | 10MHz — 数百 MHz | ESL、SRF、安装电感 |
| 封装 | 芯片底座 | 数百 MHz — GHz | 封装电感、焊球阵列 |
| 片上电容 | 硅片内 | GHz | 片上 decap 面积 |
德州仪器的处理器 PDN 应用笔记还额外区分了两个目标：静态 PDN 目标（从 PMIC/SMPS 到处理器电源球的最大允许 PCB 电阻，本质是 IR drop）和动态 PDN 目标（按频率分段给出的阻抗上限）。文档里对一个核心电源给出的示例是静态 ≤1mΩ、动态在 1–20MHz 段 12mΩ、20–50MHz 段 20–40mΩ，并要求去耦电容到 SoC BGA 的环路电感不超过 1.5nH。Texas Instruments这套 “分段给指标” 的做法，比只写一个总目标阻抗更贴近实际设计。
五、去耦电容：三条最容易记错的经验
第一条，自谐振频率才是分水岭。 电容的阻抗曲线是个 V 形：低频段呈容性、往下走，过 SRF 之后呈感性、往上走。SRF ≈ 1/(2π√(L_ESL・C))。典型 0402 封装 MLCC 的 ESL 约 0.3—0.5nH，于是 10µF 电容的 SRF 只有约 2MHz—— 它对 100MHz 以上的噪声基本无效。
| 容值 | 封装 | ESL 量级 | SRF 大致位置 | 主要管哪段 |
|---|---|---|---|---|
| 100µF 级（钽 / 聚合物） | 较大 | 数 nH | 百 kHz 级 | 低频储能、负载阶跃前段 |
| 10µF | 0805/0603 | ~0.5nH | 约 2MHz | 中低频 |
| 0.1µF | 0402 | 0.3—0.5nH | 数十 MHz | 中高频主力 |
| 100nF | 0201 | 更低 | 约 150MHz | 高频补充 |
| 1nF | 01005 | 约 0.15nH | 约 400MHz | 数百 MHz 段 |
第二条，别迷信 datasheet 推荐的电容值。 Keysight 的应用笔记讲得很直白：沿用旧设计或数据手册推荐的 100µF，确实能压掉第一个谐振峰，但同时会造出两个新的并联谐振峰，因为大电容会和 VRM 电感谐振，电容的 ESL 又会和负载的封装 / 片上电容谐振。峰虽然低了，但可能仍然高于目标阻抗，留下 “异常电压波” 的风险。
第三条，平坦阻抗法比堆电容更省。 既然目标是让阻抗曲线平坦地压在目标线以下，就可以直接反解所需容值：
C = L_parallel / Z_target²
用这个式子选值，能在达到目标阻抗的同时减少电容颗数，颗数少了焊点也少了，可靠性反而更好。
六、反谐振：PI 里最隐蔽的坑
两种不同容值的电容并联，在两者 SRF 之间会出现一个并联谐振峰，阻抗不降反升。经验规律是：容值比超过约 100 倍时，反谐振峰可能相当高。对策不是 “再加一颗”，而是让各电容的阻抗谷值在频域上首尾衔接，避免出现谁都不管的空档。
一个真实量级的案例：某 AI 加速卡用 16 层板，核心 1.2V、动态电流峰值 15A。初始仿真在 200MHz 处因电源平面与去耦电容的 LC 谐振产生反谐振峰，阻抗飙到 85mΩ，远超目标。改用 0.1µF（0402）与 10µF 钽电容混搭的去耦网络后，把阻抗压到 18mΩ 以下才过关。
七、布局与叠层：几毫米就决定成败
| 规则 | 具体要求 | 为什么 |
|---|---|---|
| 小电容贴引脚 | 高频小容值电容距电源引脚 <2mm | 缩短回路，降低安装电感 |
| 大电容靠入口 | bulk 电容靠近电源输入端 | 它管的是低频大电流，不需要贴着芯片 |
| 平面紧耦合 | 电源层与地层间距 ≤0.1mm（约 4mil） | 层间形成分布式电容，降低平面阻抗 |
| 过孔要短、要多 | 每颗电容至少两个过孔连平面 | 并联过孔降低等效 ESL |
| 不跨分割 | 电容完全落在一个电源域内 | 跨分割会让回流绕行，阻抗骤增 |
| 环路电感受控 | 电容焊盘到 SoC BGA 的环路 ESL ≤1.5nH | 超过就可能在高频段顶不住目标 |
Texas Instruments最典型的错误就三种：电容集中堆在板子一角、电容和芯片之间拉长走线、用长过孔连接。这三种做法都会把 ESL 加上去，等于白装。
八、怎么验证：仿真和实测各管一段
| 阶段 | 方法 | 看什么 | 判据 |
|---|---|---|---|
| 选型阶段 | 手算目标阻抗 | 目标线在哪 | Z_target 是否合理，电流取值是否够狠 |
| 布局前 | 阻抗扫描仿真（ADS、SIwave 等） | 阻抗曲线的峰在哪 | 全频段是否都在目标线以下 |
| 布局后 | 加入平面、封装、VRM 模型复核 | 反谐振点 | 峰值是否被压到目标以下 |
| 样机阶段 | 电子负载做电流阶跃，示波器看纹波 | 时域跌落与恢复 | 跌落是否在芯片允许范围 |
| 样机阶段 | VNA / 阻抗分析仪测实际 PDN | 实测阻抗曲线 | 与仿真偏差是否可接受 |
要注意厂商给的去耦电容数量只是 “基线建议”，TI 在文档里明确写了这些数值基于特定 PCB 设计，建议所有设计在投产前都做仿真验证。
九、PI 和 SI、EMI 是同一件事的三个面
PDN 阻抗高，不只是电源纹波变大：参考平面会跟着抖，信号回流路径的参考电位不稳定，于是时序裕量被吃掉（SI 变差）；电源平面上的高频噪声又会往外辐射，很多 FCC Part 15、CISPR 32 的辐射超标，追到最后其实是 PDN 问题；地网络瞬态压差还会造成地弹。
所以做 PI 的时候不用把它当成独立科目 —— 你调的是一条阻抗曲线，收益会同时出现在电源、信号和 EMI 三张验收表上。
一句能落地的判断：判断一个设计的 PI 做没做好，不看纹波 “看起来小不小”，只看那条从 DC 到数百 MHz 的阻抗曲线是不是全程压在目标阻抗之下；而目标阻抗这个数字，先老老实实按 “允许波动 / 最大瞬态电流” 算一遍，再决定要不要堆电容。
【常见问题】
问题 1：电源完整性 PI 到底和 “电源功率够不够” 有什么区别？
回答 1：完全是两件事。功率是能量够不够，电源完整性 PI 是阻抗够不够低。芯片在纳秒级完成电流阶跃时，稳压器来不及响应，此时电压跌落取决于 PDN 阻抗，公式是 ΔV = I × Z。所以 PI 的设计对象是一条从 DC 到 GHz 的阻抗曲线，不是电源的额定功率。电源再大，阻抗高一样会掉压。
问题 2：PDN 目标阻抗怎么算，算出来 10mΩ 是什么概念？
回答 2：目标阻抗 = 允许的电压波动 / 最大瞬态电流。比如 1.0V 核心电压、允许 5% 纹波即 50mV、瞬态电流 5A，得到 10mΩ。这个概念很小 —— 普通 PCB 上几厘米的电源走线电阻就可能接近这个量级，所以必须靠平面、电容阵列和封装一起把阻抗压下去。高端 CPU 算出来 0.4mΩ，靠单颗电容根本不可能实现。
问题 3：电源完整性里为什么一颗电容不够，非要用一堆不同容值的去耦电容？
回答 3：因为每颗电容的阻抗曲线都是 V 形，过了自谐振频率就变成电感、阻抗往上走。0402 封装的 10µF 电容 SRF 只有约 2MHz，对 100MHz 以上的噪声几乎无效。所以要按频段分工：大容值管低频大电流，0.1µF 管数十 MHz，小封装小容值管数百 MHz，让各自的低阻抗区在频域上首尾衔接。堆同一种容值，只能压住一段，压不住全频段。
问题 4：去耦电容是不是越多越好？电源完整性设计里反谐振是什么？
回答 4：不是越多越好。两种容值相差很大的电容并联，会在各自 SRF 之间形成并联谐振峰，阻抗不降反升，这就是反谐振。容值比超过约 100 倍时峰可能很高。有案例是 16 层 AI 加速卡在 200MHz 处反谐振到 85mΩ，远超目标，靠 0.1µF 与 10µF 混搭才压到 18mΩ 以下。正确做法是让阻抗谷值衔接、必要时加 ESR 阻尼，并用仿真扫频确认没有超标的峰。
问题 5：电源完整性 PI 和信号完整性 SI、EMI 是什么关系？
回答 5：三者是同一个 PDN 的三个侧面。PDN 阻抗高，电源纹波变大是第一层；参考平面跟着抖动、信号回流参考电位不稳、时序裕量被吃掉是第二层；电源平面高频噪声向外辐射、导致 FCC Part 15 或 CISPR 32 超标是第三层。所以做电源完整性 PI 不是单独调电源，阻抗曲线压平之后，SI 和 EMI 通常一起改善。
问题 6：做电源完整性设计，仿真和实测哪个更可信？
回答 6：两个都要，各管一段。仿真适合在布局前后扫阻抗曲线、找反谐振峰，成本低、能反复迭代，但依赖模型准确度；实测适合样机阶段用电子负载做电流阶跃、示波器看跌落，或用 VNA 测实际阻抗，能验证真实寄生参数。厂商给的去耦电容数量只是基线建议，TI 明确说这些值基于特定设计，投产前必须仿真验证 —— 所以不存在 “照抄参考设计就万事大吉”。
【参考资料】
[2026-11-14]（Optimize Power Distribution Networks for Flat Impedance 应用笔记）Keysight（本次查阅日期）
[2026-11-14]（Sitara Processor Power Distribution Networks: Implementation and Analysis，SPRAC76）Texas Instruments（本次查阅日期）
[2026-08-05]（Power Integrity (PI): PDN Design and Decoupling Network Optimization）Informic
[2026-07-02]（电源完整性仿真中的目标阻抗法：利用软件工具自动化选型去耦电容）捷配
[2026-06-18]（PCB 设计中的电源完整性：PDN 阻抗仿真、去耦电容布局与叠层优化）捷创电子
[2026-06-11]（Accelerator PCB PDN Design: VRM & Decoupling Guide）NextPCB
[2026-06-08]（PDN Design Guide: Stable Power Delivery for PCBs）JLCPCB
[2026-05-30]（MLCC Power Integrity PI Special Design White Paper：目标阻抗与全频段滤波）BarronMLCC
[2026-04-22]（电源完整性（PI）进阶：复杂多层板 PDN 阻抗仿真与去耦电容优化策略）21ic 电子网
免责声明：本文依据 2026 年 11 月 14 日前可公开访问的厂商应用笔记、技术媒体与器件厂商白皮书整理，属于电源完整性概念与方法的入门解读，不构成任何具体产品的设计规范、验收标准或可靠性承诺。文中目标阻抗数值、频段划分、ESL 与 SRF 量级、电容数量建议均为相应来源在特定条件下的示例或经验值，实际设计必须以所用芯片的数据手册、PDN 设计指南与仿真结果为准，不同叠层、封装、负载波形下结论可能显著不同。两篇应用笔记（Keysight、TI）原文未标注发布日期，参考资料中的日期为本次查阅日期。反谐振案例中的阻抗数值来自技术媒体转述，未获原始测试报告核验。涉及高压、大电流或安全相关应用，请由具备资质的工程师完成评审与实测验证。