我会先联网检索这个标题背后涉及的真实信息（AI 做高速 PCB 布局与 DDR3 布线的技术进展、相关模型发布时间），再进行核实和汇总。
文章确实存在，其源头是 Anthropic 在 2026-11-09 发布的 Claude 电子设计研究，另外还有网友使用六层 FPGA 板（含 DDR3）的实测。我继续阅读原文和一手页面进行核实。
我继续阅读剩余内容，包括原文评论区质疑与 Anthropic 官方 “局限” 章节。
我补充查询官方 “局限” 章节，并搜索关于 DDR3 六层板和基准测试的其他信源。
我再核实发布信息与定价细节，确保数据一致。
以下是核对多个信源后的成稿。
这件事是真的，但需要先说清楚它已经做到哪一步、还差在哪里。2026 年 11 月 9 日 Anthropic 发布 Claude Fable 5.2 时，同步放出了一份硬件设计研究：只给一段话的需求，模型自己写规格书、画原理图、选型、布四层 PCB、建 3D 外壳、写固件，三款设备（USB 会议扬声器、家用语音助手中枢、掌上电子宠物）都在不到一天内产出可制造文件，Diode 直接投产、没走改版流程，装起来不用改电路就能工作。而国内这轮讨论真正 “炸” 的点，是网友 ScarionnS 晒出的一块六层 FPGA 板：里面有 HDMI 4K、DDR3、高速 USB，除了 HDMI 座和 J6 是手工摆的，其余布线和 BOM 优化都由 Claude 完成，用 Claude Code 加 KiCad、Backplane 大约 8 小时，BOM 每块板省了 44 美元，电气仿真还查出封装错误和压降问题并修掉了。所以答案是：AI 已经能把 DDR3 这类高速总线 “画出来”，而且画得像模像样；但目前停在 “可制造的设计文件” 这一层，离 “能过 EMC、能量产” 还隔着仿真、叠层审查和认证。Anthropic 自己写得很清楚 —— 三块板都是原型，没做电气验证、天线调试、热测试，也没做认证，更不是为量产设计的。
先把两个案例的事实摆清楚
| 维度 | 官方三设备（Anthropic × Diode） | 网友六层 FPGA 板（ScarionnS） |
|---|---|---|
| 板层 | 四层 | 六层 |
| 内容 | 电源、音频、USB、以太网、蓝牙天线 | HDMI 4K、DDR3、高速 USB、FPGA、多路电源（1V0/1V2/1V8/3V3） |
| 用时 | 每块板不到 1 天达到可生产状态 | 约 8 小时（Claude Code + KiCad + Backplane） |
| 人工介入 | 极少，只有 “清理原理图”“继续” 这类短指令 | 手工放置 HDMI 座与 J6，其余由模型完成 |
| 验证程度 | Diode 生产后点亮，电路零修改 | 电气仿真修封装错误与压降，准备送厂，尚未点亮 |
| 作者自评 | 官方承认未做认证 | 作者本人直言 “不指望这块板能过 EMI” |
这张表基本就能回答 “到底有多强”：模型把布线这件事做通了，但没有把 “验证” 这件事做掉。
为什么这次和以前不一样
以前那批模型不是不会画线，而是卡在三个地方：摆不对、绕不出、不会回头。Diode 过去一年做的很多板子都是 “完成 95% 但整块不能用”。Fable 5.2 的变化主要在这三点：
- 几何推理跨了一代。 官方内部基准 Diode PCB Gym（把已有板子的布线删掉，让模型重新摆放和布线）上，Fable 5.2 拿到 69%，上一代 Fable 5 只有 25%；公开基准 BenchCAD 2.1 拿到 83.5，Opus 5.5 是 65.3，Fable 5.1 是 44.4。
- 会自己推倒重来。 语音助手中枢布线时，模型自己判断 “这些线缠得看不清了”，然后把铜线删掉重布，前后折腾了几十次；扬声器板背面太挤，它没有靠打过孔硬凑，而是把整块角落重新排过。
- 会自己造工具。 KiCad 自带布线器一次只能连两点，100 针连接器出来的长线根本不够用。模型花了大约半小时写了个自己的布线器（网格化 + 寻路），一条长线约 1 秒布完，还顺手把音频时钟和以太网走线拉开距离。
- 会读资料、会跑检查。 它会去翻芯片 datasheet 回答 “没有电池能不能跑”，会自己跑 DFM 和选型检查，语音助手板查出 6 处阻焊开窗太窄，它直接加宽开窗、不动器件就修好了。
elektroda.plDDR3 到底难在哪，AI 这次做到了哪一步
DDR3 之所以被当成 “高速板分水岭”，不是因为它线多，而是因为下面这几条同时成立才算过关：
| DDR3 的关键项 | 具体要求 | 这次 AI 的表现 |
|---|---|---|
| 等长 | 同一字节通道内数据 / 选通要控到几十 mil 级偏差 | 做到了，绕线蛇形（tuning pattern）规整，差分对同长同距 |
| 阻抗与叠层 | 50Ω 单端、100Ω 差分，靠叠层和线宽线距落地 | 线看起来对，但叠层是否合理外部无法验证 |
| 端接 | VTT 端接、VREF 分压、端接稳压器的位置和去耦 | 有做，但被工程师点名 “端接布局糟糕、覆铜和地过孔不足” |
| 电源完整性 | 去耦电容靠近引脚、多颗小容值并联降阻抗 | 用了物理尺寸偏大的电容，被建议改成多颗小封装并联 |
| 回流路径 | 地平面连续，过孔不能成排打断参考面 | 被指出 U19 与 VTT 附近过孔排成一线，地平面连续性存疑 |
| EMC | 晶振远离线缆与接口、接口处共模处理 | 振荡器被指离 USB 线缆太近，评论者判断 “进 EMC 测试风险很高” |
一位看过截图的硬件工程师在评论区说得很直白：等长绕线看着确实唬人，但真正会拖爆项目进度和预算的，是叠层、回流、端接这些 “受过训练的眼睛才看得出来的东西”。这句话其实也是给所有想上 AI 画板的人的提醒。
要把它用进自己的板子，可以照这五步走
- 先定约束，再让模型动手。 叠层、阻抗目标、线宽线距、过孔与间距规则先写成规则文件，交给工具执行。规则不写清，模型只能猜，猜出来的板子一定要返工。
- 关键器件和关键网络人工锁死。 连接器、晶振、DDR 端接区、电源模块先手动摆好并预布。JLCPCB 在 2026 年的工具综述里给的建议也是这一条：时钟、高速差分、射频这类关键网络先人工走，剩下的交给自动布线。
- 让 AI 做摆放、剩余网络布线和反复重布。 这是它现在最强的地方，人只看 DRC/DFM 报告和关键区域的截面。
- 强制跑 SI/PI 与 DFM 复核。 压降、阻抗、回流、阻焊与钻孔极限必须用工具算一遍。西门子 2026 年 11 月推的 HyperLynx Agentic Toolkit 就是往这个方向走的 —— 把仿真和 agent 工作流接起来，让 “验证” 也能自动化一部分。
- 打样前过一遍评审清单，别拿首板当验证。 首板点亮只证明 “没短路”，不证明 “能过认证”。
Siemens Digital Industries SoftwarearXiv成本这块也得算清楚
Fable 5.2 的 API 价格是每百万输入 token 8 美元、每百万输出 token 40 美元，比 5.1 降了 20%，输出速度快了最多 30%，另有 2.5 倍的 fast mode（16/80 美元）。官方自己给的使用建议也很克制：日常活儿还是用 Opus 5.5，Fable 5.2 适合最难、最开放的技术任务，或者当 “顾问”“编排者” 用。放到 PCB 场景里，这意味着 “AI 画板” 目前是个高单价工具，PCB Gym 的公开曲线也显示高分对应的是更高的单次 API 成本，不是免费产能。那位网友说的 8 小时，是人和工具配合的总时长，不是全自动。
所以现在该怎么看这件事
三句话：能做，但只做到 “可制造文件” 这一层；高速数字板的真门槛在验证与认证，不在画线；工程师的价值正在从 “把线画出来” 转向 “定约束、审结果、背责任”。
对个人来说，最现实的用法不是 “让 AI 交一块板”，而是 “让 AI 把 80% 的重复布线干完，自己盯 20% 的关键网络和全部验证”。对团队来说，先在一个非量产的验证板上跑通这套流程，把规则文件、评审清单、仿真脚本沉淀下来，比直接上量产板靠谱得多。至于 “连 DDR3 都安排上了” 这个说法，准确的理解是：DDR3 的走线它能安排，DDR3 的时序余量和 EMC 裕量，还得人来签字。
【常见问题】
问题 1：Claude Fable 5.2 真的能画 DDR3 这种高速 PCB 吗？
回答 1：能画，而且已经有公开案例。网友 ScarionnS 的六层 FPGA 板里含 HDMI 4K、DDR3、高速 USB，除 HDMI 座和 J6 手工摆放外，其余布线与 BOM 优化由 Claude 完成，约 8 小时。但要区分 “AI 把 DDR3 高速 PCB 画出来” 和 “这块高速 PCB 被验证过”—— 前者已经实现，后者还没发生。
问题 2：用 Claude Fable 5.2 做高速 PCB，布完就能直接送厂量产吗？
回答 2：不建议。官方三块板确实是 “零改版直接投产并点亮”，但那是四层、低复杂度原型，且明确声明没做电气验证、天线调试、热测试和认证。DDR3 这类高速 PCB 送厂前，至少要人工复核叠层、参考平面连续性、端接与去耦，再跑一遍 SI/PI 和 DFM。
问题 3：AI 画高速 PCB 时，DDR3 的等长和阻抗还要人管吗？
回答 3：要。等长绕线 Claude Fable 5.2 做得挺规整，差分对同长同距也能保证；但阻抗取决于叠层和线宽线距，模型给的叠层要靠工程经验确认，端接布局、VTT 覆铜、去耦电容并联方式这些更是在评论里被逐条挑出问题。高速 PCB 的 DDR3 部分，人至少要定约束、审关键区域。
问题 4：这块 DDR3 六层板用 Claude Fable 5.2 做，花了多少时间和钱？
回答 4：时间是约 8 小时的 Claude Code + KiCad + Backplane 协作；钱这块公开信息只提到 BOM 每块板省 44 美元，API 成本没披露。按 Fable 5.2 每百万输入 8 美元、输出 40 美元的定价，加上 PCB Gym 曲线显示高分对应高单次成本，高速 PCB 项目的 AI 开销要单独核算，别按 “免费” 预期。
问题 5：做 Layout 的人会被 Claude Fable 5.2 这类 AI 取代吗？
回答 5：短期不会，但工作内容会变。AI 目前强在摆放、重复布线和自我重布，弱在叠层决策、电源完整性、EMC 预判和认证责任。会用 Claude Fable 5.2 做高速 PCB 的工程师，效率会明显高于不用的人；只会拉线、不做验证的岗位，压力最大。
【参考资料】
[2026-11-12]（AI 开始画高速 PCB 了，Claude Fable 5.2 连 DDR3 都安排上了？）电子工程专辑
[2026-11-12]（Anthropic had Claude design three gadgets, and all three prototypes worked）Tech Prolonged
[2026-11-10]（Claude Fable 5.2 Produces Three Working Electronics Prototypes）TokenPost
[2026-11-10]（上千个 Agent 8 天写操作系统、还能从零设计硬件，Anthropic 重磅发布 Claude Fable 5.2、Mythos 5.2）36 氪
[2026-11-10]（Czy AI zastąpi elektroników? Claude Fable 5.2 i Mythos 5.2 - AI projektuje PCB od zera）elektroda.pl
[2026-11-09]（Claude can design electronic prototypes from start to finish）Anthropic
[2026-11-09]（Introducing Claude Fable 5.2 and Claude Mythos 5.2）Anthropic
[2026-11-09]（The HyperLynx Agentic Toolkit: Agentic AI for electronic systems verification）Siemens Digital Industries Software
[2026-11-05]（PCBRouteAgent: How Close Are LLM Agents to Becoming PCB Routing Engineers?）arXiv
[2026-09-28]（AI Tools for PCB Design: 10 Tools to Know in 2026）JLCPCB
【免责声明】
本文基于 2026 年 11 月 12 日前的公开报道、厂商官方页面与第三方技术社区讨论整理，其中模型能力数据（如 Diode PCB Gym 69%、BenchCAD 2.1 83.5）来自 Anthropic 官方口径，属厂商自测，未经独立第三方复现；网友六层 FPGA 板目前仍处送厂前阶段，未点亮、未做 EMC 测试，文中对其布线的评价来自公开截图与工程师评论，不代表最终实测结论。文中涉及的元器件选型、叠层与布线建议仅为技术讨论，实际项目请以自家仿真结果、工厂工艺能力和认证要求为准，并自行承担设计与生产风险。本文不构成任何投资、采购或选型建议。