Cascode SiC JFET（简称 CJFET，共源共栅碳化硅结型场效应管）很适合用在高频高压 LLC 谐振变换器初级侧，它由常开 SiC JFET 搭配低压硅 MOSFET 复合组成，能做到 0~12V 简易栅极驱动、低导通损耗、开关速度快，天然适配 LLC 的 ZVS 零电压开通机制，不过它关断 dv/dt 很高，容易出现电压振铃、过冲和 EMI 超标，硬件实测的核心就是验证 ZVS 裕量、dv/dt 抑制方案、缓冲电容对损耗和死区的权衡，实测平台采用 400V 直流母线、最高接近 1MHz 开关频率，在励磁电流足够时可以稳定维持 ZVS；如果工作在超谐振频率、初级电流偏大，就必须搭配并联缓冲电容 C-snubber，否则振铃风险明显上升，缓冲电容可以把 dv/dt 减半，但会带来死区、励磁电流的取舍，需要配合 PCB 低杂散布局一起优化，才能把效率优势稳定发挥出来，下面把器件原理、实测参数、对比、设计要点整理成清单表格。
一、Cascode SiC JFET 基础结构与 LLC 适配特点
| 项目 | 说明 |
|---|---|
| 器件构成 | 高压常开 SiC JFET + 低压硅 MOSFET 级联复合 |
| 驱动电压 | 0V 关断、12V 导通，不用传统 SiC MOSFET 常用 15V 驱动 |
| 核心优势 | Rds (on) 低、栅电荷 Qg 小、高温导通电阻稳定性好 |
| LLC 适配点 | ZVS 软开关场景，适合服务器、AI 电源 400V/800V 高压母线 LLC |
| 主要短板 | 关断 dv/dt 极高，杂散电感下容易激发持续振铃 |
| 典型抑制手段 | D-S 端并联缓冲电容 C-snubber，优化功率回路 PCB 布局 |
二、硬件实测平台与基准测试数据
测试样机为半桥 LLC 等效测试平台，模拟 LLC 初级侧换流工况，不带上次级整流负载，只考察励磁电流下的开关波形。
| 测试项目 | 实测条件 | 实测结果 |
|---|---|---|
| 直流母线 Vdc | 400V | 稳定输入 |
| 开关频率 Fsw | 990kHz | 接近 1MHz 高频工况 |
| 死区时间 Tdt | 75ns | 固定基准参数 |
| 励磁峰值电流 Im_pk | 10A | 基础 ZVS 验证点 |
| 无缓冲时 dv/dt | 无外接 Cds | 31.4 V/ns |
| 加 220pF 缓冲电容 dv/dt | 并联 220pF C-snubber | dv/dt 下降约一半 |
| 驱动电阻 | Rgon=Rgoff=5Ω | 驱动波形干净，无栅极振荡 |
- 基础波形测试：在 Im_pk=10A 时，CJFET 可以稳定实现 ZVS，留有充足裕量，波形无持续振荡。
- 变压变频扫描：400kHz 下母线 250V~425V 扫压，验证不同电流下缓冲电容的抑制效果。
- 大电流工况：开关电流超过 30A、工作频率高于谐振频率时，振铃和过冲风险显著变大，仅靠栅电阻 Rg 无法抑制 dv/dt，这一点和普通 SiC MOSFET 不一样。
三、Cascode SiC JFET 对比其他器件在 LLC 里的差异
- 对比常规 SiC MOSFET：CJFET 栅驱更简单，Qg 更低，高温导通特性更好；缺点是 dv/dt 控制不能靠调栅阻，优先靠缓冲电容。
- 对比 GaN HEMT：CJFET 耐压能力更强、ESD 更稳、高温漂移更小；GaN 适合更高频低电压场景，高压大电流 LLC 下 CJFET 可靠性更友好。
- 对比硅 MOSFET：高频下开关损耗优势巨大，适合现在 AI 服务器高频 LLC，缩小变压器、谐振电感体积。
四、LLC 拓扑使用 Cascode SiC JFET 的设计步骤要点
- 先确认 ZVS 最低励磁电流：根据目标频率、死区，算出维持 ZVS 的最小 Im，预留裕量，避免轻载丢 ZVS。
- 器件选型：根据母线电压、最大初级峰值电流选 CJFET，优先选封装杂散电感低的型号。
- 缓冲方案选型：优先小容量陶瓷 C-snubber，不要盲目加大电容，电容越大 dv/dt 越低，但需要更长死区，损耗会反向抬升。
- PCB 布局：功率环路尽可能短，母排 / 铜箔紧凑，减小杂散 Ls，杂散电感是振铃放大的根源。
- 闭环实测验证：双脉冲先测器件，再上 LLC 整机，扫频率、扫负载，记录振铃、温升、效率曲线。
- EMI 摸底：高频 dv/dt 会拉高共模噪声，需要同步搭配共模电感、Y 电容做 EMI 调试。
五、实测发现的典型坑点
- 只调栅极电阻控制 dv/dt 基本无效，CJFET 的 Cgd 极小，栅阻对关断压摆率影响很弱。
- 缓冲电容不是越大越好，Cds 变大后，电容充放电需要更多时间，原有 75ns 死区可能不够，ZVS 丢失。
- 开机初始几个周期是硬开关，容易出现明显振铃，稳态 ZVS 之后振铃会明显减弱。
【常见问题】
问题 1：Cascode SiC JFET 用在 LLC 拓扑里，硬件实测为什么不能靠栅极电阻抑制 dv/dt？
回答 1：Cascode SiC JFET 用在 LLC 拓扑里，硬件实测发现它的栅漏电容 Cgd 非常小，栅极电阻只能控制栅极电流，很难改变漏源电压的压摆率，dv/dt 抑制主要依靠 D-S 并联缓冲电容。
问题 2：Cascode SiC JFET 在 LLC 拓扑硬件实测时，加缓冲电容会带来哪些取舍？
回答 2：Cascode SiC JFET 在 LLC 拓扑硬件实测，并联缓冲电容可以压低 dv/dt、抑制振铃，代价是需要更长死区时间或者更高励磁电流维持 ZVS，电容选太大反而增加充放电损耗，拉低整机效率。
问题 3：Cascode SiC JFET 适配 LLC 拓扑，硬件实测中什么工况最容易出现电压振铃？
回答 3：Cascode SiC JFET 适配 LLC 拓扑，硬件实测里，开关频率高于谐振频率、初级开关电流大的工况最容易激发持续振铃，电压过冲、EMI 超标的风险明显上升。
【参考资料】
[2026-07-30]（详解 Cascode SiC JFET 在 LLC 拓扑中的应用：硬件实测与验证）与非网
[2026-07-29]（Cascode SiC JFET 在 LLC 拓扑中的实测波形与 dv/dt 控制）EEWORLD 电子工程世界
[2026-06-30]（CJFET 在 500kHz LLC 变换器的振铃抑制测试）电子产品世界
[2026-05-20]（AND90415：Using Cascode SiC JFETs in LLC Primary）安森美应用笔记
[2026-04-10]（碳化硅 Cascode JFET 和 GaN 器件在高压 LLC 的性能对比）电子创新网
【免责声明】
本文仅为 Cascode SiC JFET 在 LLC 拓扑硬件实测的技术科普，测试波形、效率、dv/dt 数据基于指定测试平台，不同 PCB 布局、器件批次、谐振参数会改变实测结果；缓冲电路、死区、励磁参数的设计方案不直接等同于量产方案，高压功率板测试存在触电风险，所有高压硬件测试需要遵守安规规范，本文不构成量产电源设计依据。