ADI 的整套 FPGA 工程是一套面向高速采集、射频、转换器的开源 HDL 体系，不靠点鼠标在 Vivado 里手动搭工程，全部用 Tcl 脚本驱动生成 Block Design、添加 IP、连接信号、加载时序约束，并且严格拆分板载载体、评估子卡、通用 IP、顶层逻辑，实现一套代码跨 Zynq、AMD、Intel、Lattice 多平台迁移；这套骨架最大的价值是把高速接口、时钟、DMA、AXI、JESD204 这些高频踩坑点封装成标准化可复用单元，同时打通 FPGA 逻辑、Linux IIO 驱动、上位机调试链路，非常适合高速数据采集、SDR、雷达、高精度 ADC/DAC 项目拿来参考，不过复刻的时候要区分：框架思路、目录结构、脚本范式可以借鉴，ADI 专属 IP、器件驱动、板级适配代码不能直接照搬商用。
ADI FPGA 工程目录结构清单
- scripts/：全局环境与工程构建脚本，核心 adi_env.tcl，封装创建工程、添加 IP、连线、参数配置、综合实现的通用过程，定义 adi_project_xxx 系列命令，适配不同 FPGA 厂商工具链
- library/：可复用 IP 库，所有 ADC、DAC、JESD、DMA、AXI 桥接、FIFO、时钟生成模块全部放在这里，每个 IP 独立、带参数化配置、配套仿真文件
- projects/common/：载板公共基设计，对应 ZCU102、ZC706 这类载体，负责 PS 配置、DDR、基础互联，和子卡无关
- projects/[eval_board]/common/：评估板基设计，也就是 ADI 子卡（FMCOMMS、高速 ADC）专属数据流、JESD、同步链路，和载板解耦
- projects/[eval_board]/[carrier]/：最终项目实例目录，存放 system_project.tcl、system_bd.tcl、system_constr.xdc、Makefile，一个子卡 + 一块载板对应一套实例
- doc/、sim/：仿真用例、时序文档、寄存器说明、测试脚本，配套完整验证链路
核心工程文件分工
| 文件 | 核心职责 |
|---|---|
| system_project.tcl | 入口脚本，新建工程、调用对应厂商工程过程、加载约束、启动综合实现、导出 XSA |
| system_bd.tcl | Block Design 描述脚本，先载入载板基底，再载入子卡基底，再增加用户自定义逻辑 |
| system_constr.xdc | 时序、引脚、I/O、时钟约束，分离高速接口约束与普通 GPIO |
| Makefile | 一键构建入口，WSL、Linux、Cygwin 下一条 make 命令完成 bitstream、XSA 输出 |
| adi_env.tcl | 底层工具封装，ad_ip_instance、ad_connect、ad_ip_parameter 是高频使用命令 |
ADI 搭建 FPGA 工程的标准流程
- 环境初始化：先加载 adi_env.tcl，把整套自定义 Tcl 函数注册到 Vivado/Quartus 环境，统一不同工具的调用方式。
- 基底分层载入：先载入载板（carrier）的基础设计，把处理器、DDR、基础互联搭好；再载入评估板子卡的标准数据流，JESD、DMA、数据通路在这里实例化。
- 参数化配置：用 ad_ip_parameter 修改通道数、lane 数量、速率、数据位宽，比如 JESD 的 M/L/S 参数，不需要改底层模块源码。
- 插入自定义算法逻辑：在 AXI-Stream 流中间插入自研信号处理模块，上游接 ADI 的标准采集通路，下游接 DMA，控制寄存器走 AXI-Lite。
- 约束挂载与时序收敛：分开普通信号、高速串行、跨时钟域约束，高速接口的时序模板已经沉淀在框架里。
- 编译、导出配套文件：脚本自动跑综合、布局布线、生成比特流，同时导出 XSA，给 Linux、无操作系统驱动使用。
- 软件链路对接：配套 libiio、PyADI、IIO-Osc，FPGA 寄存器、采样流可以直接用 Python、GNU Radio、MATLAB 调试，软硬联调标准化。
这套骨架最值得抄的设计思想
- 强解耦：载板、子卡、算法三层分开
- 一切脚本化，拒绝鼠标工程
- 数据流标准统一：AXI-Stream 做数据，AXI-Lite 做控制
- 时钟、同步、跨时钟域方案沉淀
- 软硬件一体设计
换一块载板，只切换 common 里的基底；换 ADC 子卡，只替换评估板层；信号处理算法单独做成 IP，和采集链路松耦合，迁移成本极低。
没有手动保存的工程文件，所有 BD、IP、连线、编译流程都可复现，适合版本管理、CI 自动编译、多人协作。
所有转换器、JESD、DMA 都遵守这套接口约定，新增模块只要对齐接口，就能直接串进链路，不用重新适配握手逻辑。
JESD204 确定性延迟、多通道同步、FIFO 异步桥接、时钟生成 IP 都有成熟模板，是高速采集最容易踩坑的地方。
FPGA 寄存器定义和 Linux IIO 驱动对齐，调试接口固定，做完逻辑之后不用从零写一套上位机控制框架。
适合复刻，但不要硬抄的边界
- ✅ 可以抄：目录分层思路、脚本驱动工程、接口规范、跨平台抽象、软硬协同调试思路、参数化 IP 设计习惯。
- ⚠️ 不建议直接复制商用：ADI 自有 IP、JESD 底层链路、特定芯片适配、官方板级约束，属于配套参考设计，直接商用会有许可证、器件绑定问题。
- ✅ 适合场景：高速 ADC/DAC、软件无线电、相控阵、激光雷达采集、高精度测量设备。
- ❌ 收益有限场景：简单低速控制、纯 GPIO、低带宽工业逻辑，这套框架太重。
复刻这套骨架时常见的坑
- Tcl 脚本很容易写散，不要把引脚约束、IP 实例、业务逻辑全部堆在同一个脚本里，保持和 ADI 一样的分层。
- 跨时钟域、高速串行时序，不是套目录就自动收敛，约束模板只给范式，需要根据自己 PCB、时钟树重新评估。
- 如果不用 IIO 软件栈，要单独设计寄存器管理和上位机协议，不然会丢掉这套体系调试便捷的优势。
- 不同厂商 FPGA（AMD / Intel）底层原语不一样，抽象层要做好适配，不能直接照搬厂商专属原语。
【常见问题】
问题 1：ADI 开源 HDL 框架拆解，这套可复用 FPGA 工程骨架为什么适合参考复刻，ADI 的 FPGA 工程是用什么方式搭建的？
回答 1：ADI 开源 HDL 框架拆解，这套可复用 FPGA 工程骨架为什么适合参考复刻，ADI 的 FPGA 工程不靠 Vivado 图形界面手动搭建，全部依靠 Tcl 脚本自动化生成 Block Design、实例化 IP、连线、加载约束，搭配 Makefile 一键编译，天然适合版本管理和跨板迁移。
问题 2：ADI 开源 HDL 框架拆解，这套可复用 FPGA 工程骨架为什么适合参考复刻，ADI FPGA 工程分层思路是什么？
回答 2：ADI 开源 HDL 框架拆解，这套可复用 FPGA 工程骨架为什么适合参考复刻，它分成三层：载板基底、评估子卡基底、上层自定义算法，载板和子卡互相解耦，更换硬件只切换对应基底，业务算法独立封装成标准 AXI 流 IP。
问题 3：ADI 开源 HDL 框架拆解，这套可复用 FPGA 工程骨架为什么适合参考复刻，复刻 ADI FPGA 工程骨架哪些部分不能直接拿来商用？
回答 3：ADI 开源 HDL 框架拆解，这套可复用 FPGA 工程骨架为什么适合参考复刻，ADI 专属硬件 IP、针对特定 ADC/DAC、JESD 的底层适配代码、官方板级约束不能直接商用；目录架构、脚本范式、接口规范、分层思想是可以借鉴复用的。
问题 4：ADI 开源 HDL 框架拆解，这套可复用 FPGA 工程骨架为什么适合参考复刻，ADI FPGA 工程配套的软件调试链路是什么？
回答 4：ADI 开源 HDL 框架拆解，这套可复用 FPGA 工程骨架为什么适合参考复刻，FPGA 寄存器和数据流对接 libiio，支持 PyADI、IIO-Osc、GNU Radio、MATLAB，采集数据、配置寄存器可以直接在上位机脚本里调试，实现软硬件统一验证。
【参考资料】
[2026-09-15]（Scaling the RF Digitizer Subsystem—Part 1）Analog Devices
[2026-08-01]（ADI HDL Architecture Guide）Analog Devices Developer
[2026-06-20]（ADI HDL Git Repository User Guide）Analog Devices Developer
[2026-03-10]（Porting ADI’s HDL reference designs）Analog Devices Developer
【免责声明】
本文信息整理自 Analog Devices 官方开源 HDL 文档、开发者手册、技术文章；ADI 开源 HDL 框架拆解，这套可复用 FPGA 工程骨架适合学习参考，但框架内部分模块受开源协议、器件配套限制，直接复用至商用产品需要核对对应开源许可与器件适配；本文仅为工程架构科普，不构成项目落地、知识产权、商用方案的决策依据。