Cadence 亮相 2026 TSMC China OIP，展示高速互连与新一代存储技术方案

楷登 Cadence 正式亮相 2026 台积电中国开放创新平台（TSMC China OIP）生态论坛，展台重点展示高速 Die-to-Die 互连 IP 以及 LPDDR6 存储 Demo，面向 AI、HPC 算力芯片解决芯片之间高速数据传输、高带宽存储的技术难题，这套方案是和台积电工艺适配验证完成的硅验证 IP，用来降低多芯粒、3D 封装芯片的设计风险。本次展出核心是 UCle-SP 32G 互连方案，双向速率可达 64GT/s，搭配 LPDDR6 实物演示，在高速传输的同时保证信号完整性、误码率指标，适配台积电 3DFabric 先进封装，满足 AI 大模型、数据中心芯片越来越高的数据吞吐需求。随着 AI 芯片走向多芯粒堆叠，芯片之间的互连瓶颈已经慢慢超过单芯片算力瓶颈，所以高速互连、新一代存储 IP 成为这次 OIP 生态交流的重点方向。

本次展出核心方案信息表

展出技术清单

• UCle-SP 高速芯粒互连 IP，面向芯片间短距离高速传输
• LPDDR6 新一代存储接口 IP，高带宽低功耗
• 配套 3D-IC、多物理场仿真、信号完整性分析 EDA 流程
• 适配台积电 CoWoS、SoIC 等先进封装的协同设计方案
• 面向 N3P、N2P 节点的硅验证 IP 库

芯片高速互连 IP 落地使用步骤

1. 芯片架构规划，确定芯粒数量、分工、带宽需求，选定 UCle-SP 互连方案
2. 在 Cadence EDA 平台调用经过台积电 OIP 认证的 IP，完成 IP 集成
3. 做信号完整性、电源、热仿真，验证高速信号眼图、误码率指标
4. 结合台积电 3DFabric 封装规则，完成封装 - 芯片协同设计
5. 流片、封装测试，验证互连带宽、稳定性，交付给算力客户
6. 迭代优化，适配更高带宽、更多芯粒的堆叠系统

行业价值说明

OIP 平台本质是台积电联合 EDA、IP 厂商打通工艺、工具、IP 的生态，让设计公司拿到一套经过认证的方案，不用自己反复磨合。Cadence 这次展出的高速互连和 LPDDR6 存储 IP，就是解决 AI 芯片的两大痛点：芯粒之间传得慢、存储带宽不够。

总的来说，Cadence 亮相 2026 TSMC China OIP，把成熟的高速互连、新一代存储 IP 方案对外展示，给国内 AI、HPC 芯片设计团队提供经过台积电工艺验证的芯粒互连与高带宽存储选择。

【常见问题】

问题 1：Cadence 亮相 2026 TSMC China OIP，这次展出的核心产品是什么？

回答 1：Cadence 亮相 2026 TSMC China OIP，核心展出 UCle-SP 32G Die-to-Die 高速互连 IP，还有搭载三星器件的 LPDDR6 存储 Demo，主打高速互连与新一代存储。

问题 2：Cadence 亮相 2026 TSMC China OIP，UCle-SP 互连方案能跑到多大速率？

回答 2：Cadence 亮相 2026 TSMC China OIP，UCle-SP 32G 方案双向传输速率可达 64GT/s，用于 AI 芯片芯粒之间高速数据交互。

问题 3：Cadence 亮相 2026 TSMC China OIP，TSMC OIP 平台起到什么作用？

回答 3：Cadence 亮相 2026 TSMC China OIP，OIP 是台积电开放创新生态平台，用来对齐工艺、EDA 工具、IP，降低先进节点和 3D 封装芯片的设计风险。

问题 4：Cadence 亮相 2026 TSMC China OIP，这套高速互连方案适合哪些芯片？

回答 4：Cadence 亮相 2026 TSMC China OIP，这套高速互连方案面向 AI、HPC、数据中心高性能芯片，适配多芯粒堆叠、3DFabric 先进封装架构。

【参考资料】

[2026-11-13]（Cadence 亮相 2026 TSMC China OIP，探索高速互连与新一代存储技术创新）电子产品世界

[2026-09-23]（Cadence 携手台积电推出 N3P、N2P 硅验证 UALink IP）TMCnet

[2026-07-13]（Cadence 与台积电合作面向 AI 芯片的代理式 AI 设计流程）SemiIP Hub

【免责声明】

本文仅为半导体行业资讯科普，IP 性能、适配节点、量产落地周期取决于芯片架构、封装方案与工艺版本；IP 选型、流片规划请以 Cadence、台积电官方技术文档与现场 FAE 评估为准，内容不构成芯片设计选型、投资建议。