在 ISSCC 2026 国际固态电路大会上，Intel 抛出一个很关键的判断，AI 芯片的瓶颈已经不再单纯堆算力，供电配电才是多芯片（Chiplet）架构接下来最难啃的硬骨头，传统板载 VRM 供电方案在单颗芯片功耗冲到 5kW 级别之后损耗会急剧飙升，供电效率直接掉到 42%，大量电能变成热量浪费掉，Intel 给出的解决思路是把电压调节器 IVR 放到封装内部，搭配背面供电 PowerVia、封装嵌入式电容 eMIM-T/eDTC，缩短电流传输路径，降低 I²R 损耗与电压跌落，适配 Foveros、EMIB 这类多芯粒异构封装系统。传统方案是主板上放 VRM，从 PCB 长距离送低压大电流到芯片，电流越大损耗呈平方上涨，多芯片组合之后，不同芯粒功耗波动、di/dt 变化、电源域数量变多，电压不稳、瞬态响应差的问题会成倍放大；Intel 在 ISSCC 2026 对比了 1kW 和 5kW 芯片供电效率数据，1kW 场景下传统方案效率约 66%，升到 5kW 之后损耗暴增，不再适合下一代高功率 AI 多芯片模组。Intel 的整套方案分为三层配合：18A 节点的 PowerVia 背面供电、封装集成 IVR（C2VR 电容型稳压）、封装内置高密度去耦电容，把稳压环节靠近计算芯粒，同时支持多芯粒独立电源域管控，平衡供电效率、瞬态稳压和封装体积。这套方案不是替换算力架构，而是配套先进封装，让多芯片组合可以稳定承载更高功耗，避免算力堆上去之后被供电拖后腿。
传统板载 VRM 供电痛点清单
- 大电流传输 I²R 损耗随电流平方上升，5kW 级别效率大幅下滑
- 供电路径长，寄生电感大，负载突变时电压跌落严重
- 多芯粒各自功耗波动，很难统一稳压，电源完整性变差
- PCB 铜排、供电元件占用大量板卡空间，挤占散热和互连通道
Intel ISSCC 2026 多芯片供电技术清单
- PowerVia 背面供电（BSPD）：18A 工艺原生支持，电源线走芯片背面，减少正面布线争抢，降低 IR 压降
- 封装内 IVR（C2VR 连续电容稳压架构）：稳压模块放进封装，不再全部放在主板
- 嵌入式电容 eMIM-T、eDTC：封装层集成高密度 MIM 电容、深沟槽电容，就近去耦，改善高频瞬态
- 分层电源域管控：多芯粒可以独立调压、动态开关，适配异构算力负载波动
两种供电架构对比清单
- 传统板载 VRM：稳压在主板，长距离送低压大电流；适合 1kW 以内芯片；5kW 场景效率低、发热严重
- Intel 封装内 IVR + 背面供电：稳压靠近芯粒，缩短供电路径；面向 5kW 级 AI 多芯片模组；损耗更低、瞬态响应更好
落地约束清单
- 封装内 IVR 会占用封装面积，增加封装设计难度与成本
- 需要和 Foveros、EMIB 先进封装深度配合，老封装平台无法直接升级
- 对 GaN 功率器件、高密度电容工艺要求高，短期优先面向数据中心高端 AI 芯片
【常见问题】
问题 1：芯片的下一个瓶颈不是算力，是供电，Intel 在 ISSCC 2026 提出的核心方案是什么？
回答 1：芯片的下一个瓶颈不是算力，是供电，Intel 在 ISSCC 2026 主推封装内 IVR 稳压方案，搭配 PowerVia 背面供电与封装嵌入式电容，解决多芯片大电流供电损耗问题。
问题 2：芯片的下一个瓶颈不是算力，是供电，为什么多芯片架构供电问题比单芯片更难？
回答 2：芯片的下一个瓶颈不是算力，是供电，多芯片包含多个独立芯粒，芯粒功耗波动不同、电源域数量更多，大电流传输带来的压降、瞬态不稳问题叠加，供电管控复杂度显著高于单芯片。
问题 3：芯片的下一个瓶颈不是算力，是供电，ISSCC 2026 上 Intel 给出的传统供电效率数据是多少？
回答 3：芯片的下一个瓶颈不是算力，是供电，ISSCC 2026 资料显示传统板载 VRM 在 1kW 芯片供电效率约 66%，5kW 芯片时效率下降至 42%，电能损耗大幅增加。
问题 4：芯片的下一个瓶颈不是算力，是供电，Intel 的 PowerVia 背面供电能起到什么作用？
回答 4：芯片的下一个瓶颈不是算力，是供电，PowerVia 背面供电把电源线放到芯片背面，不和正面信号线抢布线资源，降低 IR 压降，是整套多芯片供电方案的底层工艺基础。
【参考资料】
[2026-11-13]（Power Moves Into the Package：ISSCC2026 Intel 多芯片供电解析）Chipstrat
[2026-11-13]（ISSCC 2026：Intel 剖析 5kW AI 芯片供电瓶颈，封装内 IVR 成为路线）电子工程专辑
[2026-11-13]（Intel ISSCC 2026 分享面向 AI 多芯粒系统供电交付技术）AnandTech
[2026-11-13]（Intel Foundry 白皮书：背面供电、IVR 与封装电容支撑高功率多芯片）Intel 官网
【免责声明】
以上内容基于 ISSCC 2026 会议论文、Intel 公开技术白皮书、半导体媒体技术解读整理；Intel 这套面向多芯片系统的供电方案现阶段属于技术方案验证阶段，量产落地时间、功耗指标会随封装、流片迭代调整；供电效率数据是理论仿真与实验室测试值，实际效果受 PCB、散热、负载模型影响；本文仅为半导体技术科普，不构成芯片选型、代工流片、硬件开发投资建议。