浙大杭州国际科创中心已经完成 2.5D 共封装光学 I/O 芯片组的 4×100G 互连验证，整套方案依托 SiON/Si 光学中介层实现光电异质集成，单光纤总带宽达到 400G，适合 AI 智算中心里算力芯片之间的高速互联场景。传统电互连方案在带宽拉高之后，信号损耗、串扰、功耗都会快速上涨，普通光模块和芯片之间走线长，同样会带来带宽瓶颈，而共封装光学 CPO 是把光器件、电驱动芯片一起封装在中介层上，缩短信号路径，降低传输功耗，所以现在成了下一代算力互联的重点路线。整套验证流程分为几步，先完成磷化铟激光器、探测器、驱动芯片、跨阻放大芯片的倒装贴装，再在氮化硅硅中介层上完成波导、阵列波导光栅的制备，接着搭建 4 通道 100G 传输链路，采集眼图、接收灵敏度等指标，最后确认误码率达标，完成互连验证。这次验证说明国内团队在 2.5D 光电共封装架构上跑通了基础链路，为后续更高带宽、高密度的共封装光学产品打下实验基础，后续可以往 800G、1.6T 的 CPO 方案继续迭代。
2.5D 共封装光学 I/O 芯片组核心信息表
| 项目 | 参数说明 |
|---|---|
| 架构 | 2.5D 共封装光学 CPO，SiON/Si 光学中介层 |
| 通道规格 | 4 通道，单通道速率 100G，合计 400G |
| 核心器件 | InP EML 电吸收调制激光器、PD 探测器、驱动、TIA 放大芯片 |
| 无源光波导 | SiON 低损耗波导，集成 CWDM 阵列波导光栅 |
| 集成方式 | 倒装芯片 Flip-chip 异质集成 |
| 目标场景 | AI 智算、高性能计算集群芯片间高速互连 |
对比传统方案的优势清单
- 链路距离更短：光引擎贴近算力芯片，减少 PCB 走线带来的信号衰减
- 功耗更低：高速信号传输能耗优于传统可插拔光模块方案
- 集成密度更高：多通道光器件统一排布在中介层，缩小整体体积
- 带宽扩展性好：可以复用这套 2.5D 中介层架构扩展更多高速通道
【常见问题】
问题 1：浙大科创中心的 2.5D 共封装光学 I/O 芯片组完成了什么验证？
回答 1：浙大科创中心的 2.5D 共封装光学 I/O 芯片组顺利完成 4×100G 互连验证，4 个通道合计 400G 单光纤传输，验证了这套光电共封装架构的高速通信能力。
问题 2：2.5D 共封装光学 I/O 芯片组和普通光模块有什么不一样？
回答 2：普通光模块是独立器件，靠线缆和主板连接；2.5D 共封装光学 I/O 芯片组把光芯片、电芯片一起封装在中介层上，缩短信号路径，专门用来解决 AI 算力芯片之间的带宽瓶颈。
问题 3：浙大科创中心这套 4×100G 共封装光学方案用了什么核心载体？
回答 3：这套 2.5D 共封装光学 I/O 芯片组采用 SiON/Si 光学中介层作为载体，在中介层上集成无源波导、波分器件，再倒装贴合激光器、探测器、驱动芯片。
问题 4：4×100G 的 2.5D 共封装光学 I/O 芯片组主要能用在哪里？
回答 4：浙大科创中心研发的这款 2.5D 共封装光学 I/O 芯片组面向 AI 智算中心、高性能计算集群，用来做算力芯片之间的高密度、低功耗高速互连。
【参考资料】
[2026-11-11]（浙大科创中心：2.5D 共封装光学 I/O 芯片组完成 4×100G 互连验证）电子工程专辑
[2026-11-10]（硅基激光 CPO！让光信号走近算力芯片，科创团队取得新进展）浙江大学杭州国际科创中心官网
[2026-02-09]（2.5D co-packaged optical I/O chipsets on a SiON/Si interposer for 4 × 100G optical interconnection）arXiv
[2025-12-01]（光电异质集成模块）浙江大学杭州国际科创中心官网
【免责声明】
本文仅整理浙大科创中心 2.5D 共封装光学 I/O 芯片组公开验证成果，本次仅为实验室链路验证，距离量产、规模化商用还有工艺、良率、可靠性等环节需要突破；相关技术指标以浙大科创中心、研发团队后续正式发布文档为准，不构成采购、项目投资建议。